התפקיד במילים פשוטות
מהנדס/ת תכנון VLSI/מיקרו-ארכיטקט/ית יעצב/ת מערכות תקשורת חדשניות ומתוחכמות מאפס. התפקיד כולל מציאת פתרונות יצירתיים לאתגרים ארכיטקטוניים ועיצוב הפרטים הקטנים של היישום.
- 5 years of experience as ASIC/FPGA designer
- Strong Verilog/System-Verilog experience
- Familiar with simulation tools/environments, verification methodologies
- Strong team player, solid interpersonal skills
- Entrepreneurial can-do attitude, self-motivated, able to work independently
- Familiar with advanced design practices (Clock/Voltage domain crossing, Low Power Design, DFT)
- Design DSP of oriented blocks
- Ethernet (100G and above)
- Scripting experience using several of the following: Python, Perl, TCL
חולץ מתיאור המשרה · מתעדכן אוטומטית
למי זה מתאים
התפקיד מתאים למהנדסים/ות בעלי/ות 5 שנות ניסיון בתכנון ASIC/FPGA, עם ניסיון חזק ב-Verilog/System-Verilog והיכרות עם כלי סימולציה. הוא פחות מתאים למועמדים/ות ללא ניסיון קודם בתחומים אלו.
תיאור המשרה המלא
המשרה המקורית · נשמר לעיוןWe are looking for talented and experienced VLIS Design Engineers/Micro-architects. As an VLIS Design Engineer/Micro-architect, you'll have the opportunity to design highly sophisticated, innovative new cutting edge communication systems from scratch. In this position you will be responsible for coming up with creative solutions to architectural challenges and crafting the very fine details of the implementation
Requirements: Job requirements: 5 years of experience as ASIC/FPGA designer Strong Verilog/System-Verilog experience Familiar with simulation tools/environments, verification methodologies Strong team player, solid interpersonal skills Entrepreneurial can-do attitude, self-motivated, able to work independently BS/MS in EE/CE from lead universities Background in one or more of the following domains is an advantage: Familiar with advanced design practices (Clock/Voltage domain crossing, Low Power Design, DFT) Design DSP of oriented blocks Ethernet (100G and above) Scripting experience using several of the following: Python, Perl, TCL
שאלות על המשרה
- המשרה לא ציינה שכר. אנחנו מציגים שכר רק כשהמעסיק מפרסם אותו.
- היברידי
- 5 years of experience as ASIC/FPGA designer, Strong Verilog/System-Verilog experience, Familiar with simulation tools/environments, verification methodologies, Strong team player, solid interpersonal skills, Entrepreneurial can-do attitude, self-motivated, able to work independently