Senior Verification Engineer
פורסם 30 במרץ · 0 מועמדים
התפקיד במילים פשוטות
התפקיד כולל אחריות על מחזור החיים המלא של תהליך האימות, החל מתכנון האימות ועד לביצוע בדיקות ואיסוף וניתוח נתוני כיסוי. המהנדס יפתח סביבת אימות מבוססת UVM ויעבוד בשיתוף פעולה הדוק עם צוותי הארכיטקטורה והתכנון. בנוסף, הוא יהיה אחראי על ייזום ויישום שיפורים בתהליכים ובסביבת העבודה כדי להתמודד עם מורכבות הפרויקטים הגדלה.
- BSc/ MSc in Electrical Engineering or Computer Science
- At least 5 years of experience in verification
- Knowledge in design and verification tools and methodologies
- Knowledge of UVM System Verilog
- Knowledge in Unix-based environments
- Scripting skills in Python
חולץ מתיאור המשרה · מתעדכן אוטומטית
למי זה מתאים
התפקיד מתאים למהנדסי אימות מנוסים עם לפחות 5 שנות ניסיון, בעלי ידע ב-UVM System Verilog ובסביבות מבוססות יוניקס, שפיתחו סביבות UVM מאפס. הוא אידיאלי למי שמחפש אתגרים טכנולוגיים, בעל יכולת חשיבה מחוץ לקופסה וכישורי תקשורת ופתרון בעיות מצוינים. ניסיון בתעשיית האצת חומרת AI וכישורי סקריפטים בפייתון מהווים יתרון.
תיאור המשרה המלא
המשרה המקורית · נשמר לעיוןSamsung Israel R&D Center is looking for a Verification Engineer to join our team Samsung (SIRC), shaping the world of tomorrow, Today. Focusing beyond the horizon and pushing exciting developments in many key areas of technology. Samsung is creating a new era of continuous innovation, bringing value and contribution to society and creating a workplace where our employees can enjoy making the most of their talent, creativity and passion The Team An innovative team which develops cutting-edge AI technologies is looking for an experienced and enthusiastic Verification engineer to be part of our verification team, by developing and enhancing Verification methodologies and infrastructures, and take ownership of the verification of our IP, as well as block level and integration. We are looking for people with a broad set of technical skills, who are ready to tackle some of technology’s greatest challenges, who have the ability to think outside the box and develop technologies that will define our future. What will you do? Responsible for the full life cycle of verification, from verification planning to test execution, to collecting and analyzing coverage. Develop a constrained-random verification environment using UVM. Work closely with architecture & Design teams. Initiate and implement flow and environment improvements to scale with growing project complexity. Work closely with Verification teams to enable smooth execution and high quality.
Requirements: BSc/ MSc in Electrical Engineering or Computer Science At least 5 years of experience in verification Knowledge in design and verification tools and methodologies Knowledge of UVM System Verilog. Knowledge in Unix-based environments. Developed UVM environments from scratch Excellent communication and problem-solving skills. Thinks outside the box - finds creative solutions for complicated tasks. Advantages: Experience in AI Hardware Acceleration industry Scripting skills in Python. *Applicants are asked to take special care to avoid sharing, using, or disclosing any trade secrets or confidential information belonging to their current or former employers, from the time they apply and throughout the entire recruitment process.
שאלות על המשרה
- המשרה לא ציינה שכר. אנחנו מציגים שכר רק כשהמעסיק מפרסם אותו.
- היברידי
- BSc/ MSc in Electrical Engineering or Computer Science, At least 5 years of experience in verification, Knowledge in design and verification tools and methodologies, Knowledge of UVM System Verilog, Knowledge in Unix-based environments